반도체 미세공정 한계 극복..'5나노 시대' 열리나

"향후 5년뒤 삼성, SK하이닉스 등 5나노 진입 가능"

[뉴스토마토 황민규기자] 한국과학기술원(KAIST)와 부산대 연구진이 5나노(nm)급 초미세회로 기술 개발에 성공한 가운데 해당 기술이 어느 시점부터 삼성전자(005930), SK하이닉스(000660) 등 대형 반도체 기업 생산 공정에 적용 가능할지에 대해 업계의 이목이 집중된다.

 

지난 3일 김상욱 KAIST 교수는 <뉴스토마토>의 전화 통화에서 "과거 20나노급 공정 역시 삼성전자와 함께 연구해 실제 공정에 적용한 바 있다"면서 "이르면 5년 내에 삼성전자나 SK하이닉스에 5나노 공정이 적용될 수 있다"고 말했다.

 

현재반도체 미세공정 분야에서 D램의 경우 삼성전자(005930)가 지난 3월부터 양산에 돌입한 20나노 공정이 가장 앞서있으며 낸드플래시의 경우 16나노, 시스템 반도체의 경우 14나노 핀펫 공정이 가장 앞선 기술로 평가된다.

 

◇사진=KAIST 홈페이지

 

이가운데 지난달 6일 김상욱 KAIST 교수팀과 권세훈 부산대 교수팀은 5나노급 초미세회로를 제작할 수 있는 기술을 개발하고, 재료분야 권위지인 '어드밴스드 펑셔널 머터리얼스' 온라인판에 게재했다.

 

일반적으로 반도체를 설계할 때 회로 선폭이 10나노 이하로 줄어들면 간섭 현상이 발생하는 등 전류를 제어하기 어렵다는 난제가 있었다. 이에 따라 업계에서는 통상 10나노를 반도체 미세 공정의 한계로 인식해 왔다.

 

이에 대한 대안으로 극자외선 신노광기술(EUV) 공정이 부상했지만 한 대당 1000억원을 호가하는 높은 가격대 때문에 오히려 생산단가가 더 치솟게 되는 문제가 발생했다. 하지만 국내 연구진은 EUV 장비 없이 5나노 진입이 가능한 기술 개발에 성공하면서 기대감을 높였다.

 

이번에 연구진은 광리소그래피 공정 대신 고분자 물질들이 스스로 조립되는 ‘분자자기조립’ 현상과 원자를 층층이 쌓는 '원자층증착법'을 융합했다. 산화알루미늄을 5nm 두께로 쌓은 뒤 불필요한 부분을 제거해 5nm 간격의 초미세 패턴을 만들었다.

 

이렇게 만든 패턴을 ‘마스크’라 부르는 형틀을 이용해 기판 위에 똑같은 패턴을 만드는 데 성공했다. 이번에 개발한 기술을 실제 반도체 나노소자 공정에 활용될 수 있을 것으로 관측된다.

 

김상욱 교수는 "전혀 새로운 기술이 아니라 기존에 존재하는 두 기술을 잘 융합해서 새로운 결과물을 내놓은 것"이라며 "5나노급 반도체 이후 미세공정이 더 정교해질 경우 반도체 이외의 다른 산업 영역에도 기여할 수 있을 것으로 보인다"고 말했다.

 

 

 

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